Nvidia habría pedido a Samsung, SK hynix y Micron fabricar con TSMC el chip base de NVHBM, su memoria personalizada para aceleradores de inteligencia artificial. El componente usaría el proceso de 3 nanómetros, según reportó el Seoul Economic Daily el 18 de octubre de 2026, citando fuentes del sector sin identificar.
El anuncio oficial de NVHBM describe su arquitectura, pero no identifica a TSMC como fabricante de ese componente.
Los 3 nanómetros corresponden al chip lógico
La memoria HBM reúne capas de DRAM cerca del acelerador. Debajo de esas capas se encuentra el chip base, o base die, con circuitos lógicos. Esa separación permite repartir la fabricación de la memoria y la lógica entre empresas.
En su explicación técnica de NVHBM, Nvidia detalla que traslada al chip base el controlador de memoria que normalmente reside en el acelerador, también llamado XPU. El espacio liberado en el procesador puede destinarse a más circuitos de cálculo.
Samsung ofrece una referencia concreta para entender la diferencia entre ambos procesos. Al anunciar sus primeros envíos comerciales de HBM4, el 12 de febrero de 2026, especificó un chip base de 4 nanómetros y memoria DRAM 1c, de sexta generación.
Los nombres describen tecnologías aplicadas a componentes distintos de una misma pila. En el caso de NVHBM, el diario surcoreano también sitúa las capas de DRAM en la generación 1c. La petición de usar TSMC de 3 nanómetros se refiere a la base lógica.
Samsung conservaría su fabricación integrada para otros productos
El Seoul Economic Daily sostiene que Samsung aceptó el requisito tras una revisión interna y que mantendría su producción integrada para HBM estándar y memorias personalizadas de otros clientes.
Esa integración tiene un antecedente documentado. Samsung explicó en febrero que coordina el diseño entre sus negocios de memoria y fundición, junto con su capacidad de encapsulado avanzado, para acortar los ciclos de producción. Recurrir a TSMC para la base de NVHBM dividiría entre empresas una etapa que Samsung realiza internamente en HBM4.
Para Nvidia, el objetivo declarado es ofrecer una implementación común de NVHBM mediante varios proveedores de memoria. Según su anuncio del 26 de agosto, esto reduce el trabajo de ingeniería necesario para integrar y validar componentes de diferentes fabricantes.
Las mejoras anunciadas tienen una base de comparación concreta
Nvidia atribuye a NVHBM hasta un 30% más de ancho de banda y un 15% menos de consumo de la memoria HBM frente a HBM4E estándar. Son cifras anunciadas por la compañía: el ahorro corresponde a la memoria y su efecto sobre el consumo total depende del resto del sistema.
El alcance también incluye aceleradores diseñados por terceros. Nvidia anunció a Annapurna Labs, de Amazon, como primer colaborador en NVHBM dentro de NVLink Fusion. Una implementación común de la memoria busca facilitar que esos chips personalizados se integren en su infraestructura de IA.
